次世代の半導体テストの推進

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アナログIC 設計エンジニア

として アナログIC設計エンジニア、少人数のチームと協力して最先端の ATE 集積回路を開発します。シニア エンジニアのサポートと指導を受けながら、65nm CMOS から 100+V BCD までを含む、最先端の高電圧および混合電圧/混合ゲート プロセス テクノロジーに関する、非常に複雑で高度に統合されたソリューションを設計します。

責任

  • さまざまな高速および高精度のCMOSATE回路の回路の概略設計とシミュレーション。
  • 回路のレイアウト、検証、およびレイアウト後のシミュレーション。モンテカルロ、SOAC、コーナー分析を含みます。チャネルおよびチップレベルでのミックスドシグナルシミュレーション。
  • 電力、パフォーマンス、密度を最適化する革新的な回路アーキテクチャを開発します。
  • ICの特性評価と、ATE固有のパラメータおよび使用条件のテスト開発と認定のサポート。

必要 スキル

  • 電気工学の学士号。修士号が望ましい
  • ソリッドアナログCMOS回路設計の基礎。
  • 複雑なフィードバックループを設計および分析する能力。安定性分析と補償スキームの設計。
  • 主要なATE製品を開発するために、内部および外部の機能(エンジニアリング、製造、アプリケーションなど)とシームレスに連携する機能。
  • ICの設計、認定、製造サイクルの理解。
  • 業界標準のアナログおよびミックスドシグナル EDA ツールの使用経験。 (Cadence/Mentor Graphics/Tanner。LVS および DRC は Cadence または Mentor ツールを使用します。)
  • カリフォルニア州サンディエゴの現場で勤務できる必要があります。  

環境設定

  • 高電圧(100V +)および混合電圧(複数の電源レール、6つ以上)の設計はプラスです。
  • 高速マルチGbps回路の設計経験。
  • 超高精度・高精度回路の設計経験。
  • BiCMOSプロセス技術の設計経験。
  • ATE固有の経験は役に立ちますが、必須ではありません。
  • チップレベルのシミュレーションと検証のためのアナログ回路の動作モデリング。・
  • ある程度のプログラミング能力は強力なプラスです。 Verilog、VerilogA、C、C ++。
Japanese

Elevateでのインターンシップ

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Elevateでのキャリア

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ホイットニー

2 チャンネル 60V+ @1A PPMU

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レーニア

8 チャンネル 2Gbps ピンエレクトロニクス/DAC/PPMU/デスキュー

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神秘

8 チャンネル 500MHz ピンエレクトロニクス/DAC/PPMU/デスキュー

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ISL55180(ヨーロッパ)
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