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핀 전자 장치(PE)를 위한 일반적인 집적 회로(IC) 솔루션은 다양한 공정 기술로 여러 반도체 회사에서 제공되었습니다. 수년에 걸쳐 단일 DUT(테스트 대상 장치)의 모든 기능을 지원하는 일반적인 칩셋에는 바이폴라, 상보형 바이폴라, BiCMOS, SiGe BICMOS, CMOS, HV CMOS, GaAs 및 필드 프로그래밍 가능 게이트가 포함되었습니다. 어레이(FPGA). 다른 ATE 기능에 사용되는 이러한 각 기술은 별도로 패키지됩니다. 이로 인해 상당량의 보드 공간을 차지하는 ATE용 솔루션은 상당한 양의 전력 손실과 비용, 그리고 채널의 열 설계를 위한 관련 열 제거 처리의 어려움으로 이어졌습니다. 이로 인해 채널의 보드 크기가 제한되고 병렬로 테스트할 수 있는 장치 수가 제한되어 $/장치 테스트 시간에 영향을 미칩니다. 이것은 또한 비용 및 전력 문제였습니다. 새로운 고급 CMOS 기술은 ATE의 패러다임 전환을 제공합니다. CMOS는 높은 수준의 통합, 단일 다이에 많은 수의 채널, 낮은 전력 및 비용을 제공할 수 있습니다. CMOS에 통합하는 기능은 여러 장치를 병렬로 테스트하는 기능을 가능하게 하여 테스트 시간과 DUT당 테스트 비용을 줄입니다. 이러한 추세는 이 새로운 유형의 ATE를 가능하게 하는 CMOS의 새로운 고유 프로세스 기능에 의해 시작되었습니다. 더 작은 채널 크기, 더 낮은 비용 및 전력, 병렬로 테스트되는 여러 DUT는 이전에 CMOS 프로세스 기술 발전을 활용하지 않은 개념입니다. 오늘날 PXI 계측기 카드에는 64개의 고속 디지털 채널을, 일반적인 계측기 카드에는 192개 이상의 채널을 맞출 수 있습니다. 이 수준의 채널 밀도는 32개, 64개 또는 수백 개의 DUT를 병렬로 테스트할 수 있습니다.

실리콘 바이폴라 기술은 역사적으로 ATE 핀 전자 집적 회로에 사용되었습니다. 이것은 핀에 대한 큰 전압 스윙이 필요하고 이전 바이폴라 기술의 바이폴라 트랜지스터의 항복 전압이 이러한 요구 사항을 지원할 수 있다는 사실의 결과였습니다. 최근에는 실리콘 게르마늄(SiGe) BiCMOS 기술도 PE용으로 고려되었습니다. SiGe 기술에는 항복 전압과 장치 FT 사이의 절충을 허용하는 여러 바이폴라 장치 유형이 있습니다. 또한 SiGe 바이폴라 장치의 이미터 크기는 핀 전자 장치 제어를 위한 일부 CMOS 지원 회로와 동일한 다이에 하나 이상의 PE 채널을 통합할 수 있도록 합니다. 이것은 채널 길이가 0.35mm에서 0.18mm까지인 SiGe BiCMOS 기술에서 CMOS 장치를 활용할 수 있는 결과입니다.


Mystery : SOC Octal 500MHz Integrated Pin Electronics

현재 바이폴라는 자동차와 같은 시장을 위한 보드 수준 제품을 지원하는 핀 전자 장치에 대해 여전히 고려 사항이지만 고급 ATE를 사용하는 많은 신규 및 신흥 대량 시장을 위한 현재 및 미래의 SOC 테스트에는 비용이 많이 듭니다. 채널당($/채널)이 이러한 새로운 테스트 플랫폼의 문제가 되면서 CMOS는 여러 가지 이유로 바이폴라의 경쟁자가 되었습니다. ATE 전자 장치의 현재 및 미래 드라이브는 채널당 $와 ATE의 채널당 물리적 보드 크기를 줄이는 것이며 이는 바이폴라 또는 SiGe BiCMOS에서 어려운 제안입니다. 아날로그 혼합 신호 CMOS 기술 노드는 관련 항복 전압과 함께 계속 하향 구동되지만 이러한 기술에 일부 특수 장치가 추가됩니다. 아날로그 혼합 신호 CMOS에 핀 전자 장치를 포함할 수 있습니다. 현재 HV 장치는 > 30V 고장을 지원하며 이는 > 50V로 발전할 것입니다. 현재 PE CMOS 솔루션은 180nm에서 65nm로 마이그레이션하고 있으며 HV 장치 기능은 이 기술 노드 감소로 증가하고 있습니다.   

ATE 지원 전자 장치는 타이밍 생성과 같은 특수 프로세스에서 별도의 패키지 장치였던 많은 기능을 통합하여 SOC 자체가 되고 있으며 이제 높은 수준의 통합으로 CMOS 프로세스에 포함될 수 있습니다. 아날로그 및 디지털 ATE 기능을 단일 SOC에 통합하는 기능은 ATE의 크기와 비용을 줄일 수 있는 기회를 제공합니다. 또한 모든 신호 처리 및 디지털 보정이 온칩에 포함될 수 있으므로 장치를 더 쉽게 배포할 수 있습니다. 현재 FPGA에 타이밍 생성기(TG)를 구현한 ATE 고객은 이제 PE를 포함하는 맞춤형 SOC에 이 기능을 포함할 수 있습니다. 이 통합 기회는 PE와 동일한 SOC에서 고객별 TG IP를 가질 수 있는 기능을 제공합니다. TG는 현재 FPGA 솔루션보다 더 높은 해상도, 더 낮은 지터, 고객을 위한 더 많은 프로그래밍 가능성 및 유연성을 제공합니다. 이는 CMOS 노드 스케일링을 활용하여 $/채널, 전력 및 보드의 더 작은 풋프린트로 이어집니다.      

ATE의 보드 크기 축소를 향한 이러한 노력은 HV CMOS 장치를 사용하여 보드에서 기존의 개별 장치였던 기능을 대체하는 것을 고려함으로써 가능해졌습니다. 이러한 CMOS HV 장치는 또한 큰 전압 스윙을 지원하기 위해 알려진 설계 기술을 통해 이점을 얻을 수 있는 다중 게이트를 가지고 있습니다. HV 장치는 또한 PE 및 TG와 동일한 SOC에 PMU(파라메트릭 측정 장치) 및 DPS(장치 전원 공급 장치)와 같은 ATE 기능을 통합하고 단일 다이에서 많은 채널을 지원합니다. 따라서 아날로그 혼합 신호 CMOS 기술은 역사적으로 이산 표면 실장(SMT) 장치 및 서로 다른 프로세스 기술의 개별 패키지 장치였던 여러 장치 유형의 통합을 통해 채널 크기와 비용을 줄이는 방향으로 나아가고 있습니다. HV CMOS 디바이스의 주파수 성능이 계속해서 증가함에 따라 CMOS가 역사적으로 바이폴라였던 ATE의 기능에 대해 바이폴라 및 SiGe 기술과 경쟁하고 이를 대체할 더 많은 기회가 있을 것입니다. 현재 HV CMOS는 200-400MBps 이상의 핀 전자 장치를 지원할 수 있습니다. 이는 PE 채널 수가 8을 초과하는 아날로그 혼합 신호 CMOS 프로세스 진화와 함께 2-4GBps로 발전할 것입니다. 채널당 보드 크기는 중요한 고려 사항입니다. HV CMOS 및 소형 형상 CMOS 장치를 활용하여 통합할 수 있는 모든 기능은 이 기술을 활용하여 수행할 수 있습니다. 이것은 이상적으로 큰 값의 커패시터와 CMOS SOC가 있는 보드를 생성하고 보드 크기를 가능한 궁극적인 물리적 한계로 축소합니다.   

채널 밀도 개선 측면에서 아날로그 혼합 신호 CMOS는 채널 밀도를 칩당 2개 채널에서 칩당 가장 일반적으로 8개 채널로 증가시켰으며 채널당 전력 손실은 비교 가능한 바이폴라 제품보다 2배에서 4배까지 낮습니다. CMOS 기술 노드의 감소는 더 작은 패키징, 더 낮은 전력 소비, 더 높은 수준의 통합 및 더 낮은 비용을 가능하게 합니다. 이러한 모든 요소는 CMOS가 바이폴라가 경쟁할 수 없도록 제공할 $/채널의 감소에 기여할 것입니다. 또한 현재 CMOS 설계는 개발 비용과 생산 비용을 절감하면서 더 낮은 노드로 포팅할 수 있습니다. 고급 아날로그 혼합 신호 CMOS를 활용하여 최종 ATE 제품의 채널당 $ 비용을 절감할 수 있는 ATE 고객을 위한 SOC 솔루션을 개발할 수 있습니다. ATE의 미래는 CMOS 기술 노드가 계속 축소됨에 따라 더 많은 핀 수와 더 빠른 속도로 SOC를 테스트하는 것입니다. 이러한 문제를 해결하기 위해서는 보조를 맞추는 ATE 칩 솔루션이 필요합니다. PE 및 지원 ATE 기능이 축소되고 유지되는 것은 명백한 자연스러운 진행입니다. 이러한 추세를 실현하고 이 경로를 계속 따라가면서 더 낮은 전력으로 고속 ATE 솔루션을 제공하는 동시에 채널당 $ 및 수반되는 보드 공간을 줄이는 고유한 ATE 솔루션을 제공할 수 있는 기회가 있습니다. 이러한 실현을 기반으로 고유한 ATE SOC 솔루션을 귀사에 제공할 수 있으며 ATE 시장에서 차별화된 솔루션을 제공할 수 있습니다.    

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