多家半导体公司采用多种不同的工艺技术提供了用于引脚电子 (PE) 的典型集成电路 (IC) 解决方案。多年来,支持单个被测器件 (DUT) 所有功能的典型芯片组包括双极、互补双极、BiCMOS、SiGe BICMOS、CMOS、HV CMOS 和 GaAs,以及现场可编程门阵列(FPGA)。用于不同 ATE 功能的这些不同技术中的每一种都是单独封装的。这导致 ATE 解决方案占用大量电路板空间、大量功耗和成本,以及处理通道热设计相关散热的困难。这限制了通道的电路板尺寸,并限制了可以并行测试的器件数量,从而影响了 $/器件测试时间。这也是一个成本和电力问题。新的先进 CMOS 技术为 ATE 带来了范式转变。 CMOS 可以提供高集成度、单个芯片上的大量通道以及更低的功耗和成本。集成到 CMOS 中的能力还能够并行测试多个器件,从而减少每个 DUT 的测试时间和测试成本。这一趋势是由 CMOS 的新独特工艺特性引发的,它使这种新型 ATE 成为可能。更小的通道尺寸、更低的成本和功耗以及并行测试的多个 DUT 是以前没有利用 CMOS 工艺技术发展的概念。如今,您可以在 PXI 仪器卡上安装 64 个高速数字通道,在典型仪器卡上安装 192 个以上通道。这种通道密度水平可以并行测试多达 32、64 或数百个 DUT。
硅双极技术历来用于 ATE 引脚电子集成电路。这是因为引脚需要大电压摆幅,而旧双极技术中双极晶体管的击穿电压可以支持这些要求。近年来,硅锗 (SiGe) BiCMOS 技术也被考虑用于 PE。 SiGe 技术中有多种双极器件类型,可以在击穿电压和器件 FT 之间进行权衡。此外,SiGe 双极器件的发射极特征尺寸允许将多个 PE 通道集成到同一芯片上,以及一些用于控制引脚电子器件的 CMOS 支持电路。这是由于能够利用 SiGe BiCMOS 技术中的 CMOS 器件(通道长度为 0.35 毫米至 0.18 毫米)的结果。
目前,双极仍然是引脚电子器件的一个考虑因素,用于支持汽车等市场的板级产品,但对于当前和未来的 SOC 测试,对于许多新兴的大批量市场,使用先进的 ATE,其中成本每通道($/通道)已成为这些新测试平台的一个问题,由于多种原因,CMOS 已成为双极的竞争对手。 ATE 电子设备当前和未来的驱动力是减少 $/通道,以及 ATE 中每个通道的物理板尺寸,这对于双极或 SiGe BiCMOS 来说都是一个困难的提议。模拟混合信号 CMOS 技术节点以及相关的击穿电压继续下降,但在这些技术中添加了一些专用器件,例如可变漏极器件,使模拟混合信号 CMOS 器件具有高击穿电压 (HV),允许在模拟混合信号 CMOS 中包含引脚电子器件。当前的 HV 器件支持 > 30V 击穿电压,并且将发展到 > 50V。当前的 PE CMOS 解决方案正在从 180 nm 迁移到 65 nm,并且随着技术节点的减少,HV 器件的能力也在增强。
ATE 支持电子设备本身正在成为 SOC,过去在专业工艺中作为单独封装器件的许多功能(例如时序生成)的集成现在能够包含在高集成度的 CMOS 工艺中。将模拟和数字 ATE 功能集成到单个 SOC 中的能力为减小 ATE 的尺寸和成本提供了机会。此外,所有信号处理和数字校准都可以包含在片上,这将使设备更易于部署。目前在 FPGA 中实现定时发生器 (TG) 的 ATE 客户现在有机会将此功能包含在包含 PE 的定制 SOC 中。这种集成机会使得能够在与 PE 相同的 SOC 上拥有客户特定的 TG IP。与当前的 FPGA 解决方案相比,TG 将具有更高的分辨率、更低的抖动,并且为客户提供更多的可编程性和灵活性。利用 CMOS 节点缩放,这还可以降低 $/通道、更低的功耗以及更小的电路板占用空间。
考虑利用 HV CMOS 器件来取代电路板上传统分立器件的功能,也推动了 ATE 电路板尺寸的减小。这些 CMOS HV 器件还具有多个栅极,可以通过已知的设计技术利用这些栅极来支持大电压摆幅。 HV 器件还支持将参数测量单元 (PMU) 和器件电源 (DPS) 等 ATE 功能集成在与 PE 和 TG 相同的 SOC 上,并在单个芯片上支持多个通道。因此,模拟混合信号 CMOS 技术通过集成多种器件类型(历史上一直是分立表面贴装 (SMT) 器件和不同工艺技术中的单独封装器件),正在推动通道尺寸和成本的减小。随着 HV CMOS 器件的频率性能不断提高,CMOS 将有更多机会与双极和 SiGe 技术竞争并取代历史上一直采用双极的 ATE 功能。目前 HV CMOS 可支持 > 200-400 MBps 引脚电子器件。随着模拟混合信号 CMOS 工艺的发展,PE 通道的数量将超过 8 个,这将发展到 2-4 GBps。每个通道的电路板尺寸是一个关键的考虑因素。所有可以通过 HV CMOS 和较小几何尺寸 CMOS 器件集成的功能都可以利用该技术来实现。理想情况下,这将导致电路板具有大容量电容器和 CMOS SOC,并将电路板尺寸缩小到可能的最终物理极限。
在提高通道密度方面,模拟混合信号 CMOS 已将通道密度从每芯片 2 个通道增加到最常见的每芯片 8 个通道,并且每通道功耗比同类双极产品低 2 到 4 倍。 CMOS技术节点的减少将实现更小的封装、更低的功耗、更高的集成度和更低的成本。所有这些因素都将导致 CMOS 提供的 $/通道数量减少,而双极型设备无法与之竞争。此外,当前的 CMOS 设计可以移植到较低的节点,从而降低开发成本和生产成本。利用先进的模拟混合信号 CMOS 可用于为 ATE 客户开发 SOC 解决方案,从而降低最终 ATE 产品的 $/通道成本。随着 CMOS 技术节点不断缩小,ATE 的未来正在测试具有更多引脚数和更高速度的 SOC。为了应对这些挑战,需要跟上步伐的 ATE 芯片解决方案。 PE 和支持 ATE 功能的缩减是一个明显的自然过程。我们有机会认识到这一趋势,并沿着这条道路继续前进,提供独特的 ATE 解决方案,以较低的功耗提供高速 ATE 解决方案,同时减少 $/通道和随附的板空间。基于这一认识,可以向您的公司提供独特的 ATE SOC 解决方案,并允许您提供在 ATE 市场中具有鉴别力的解决方案。