使用FPGA進行半導體ATE的格式和時序生成

ATE數字系統傳統上由定序器,格式器,定時發生器和引腳電子組成。有關在設計的每個部分中使用哪些組件的決定,主要取決於性能規格和所需的成本。這些組件包括分立的,完全定制的ASIC,現場可編程門陣列或市售部件。

現場可編程門陣列(FPGA)具有靈活性,已被用於中低性能ATE數字子系統的定序器和定時/格式化。

用FPGA實現定序器可以靈活地定制數字子系統,以進行邏輯,存儲器或混合信號測試。通常,所需的FPGA時鐘完全在目標FPGA的規格之內。與競爭對手的產品相比,定序器和模式執行階段通常使每個系統都與眾不同。

在不同的ATE平台之間,格式和計時功能通常相似。差異在於週期到週期的邊緣放置分辨率和精度,以及用於通道偏移校正的精細偏移控制。引腳電子IC中通常可以使用精細的去歪斜控制。

FPGA已經成功地用於定時和格式功能,但是隨著系統性能要求增加到50-100Mhz模式速率以上以及系統邊緣放置精度降至1ns以下,FPGA迅速成為限制因素。儘管FPGA I / O結構中的SERDES引擎可以提供<100ps的分辨率,但實現這種邊到邊時序放置的可靠性增加了設計時間,並促使設計人員選擇更大,更昂貴的FPGA。

SERDES模塊最常見的用法是用於各種通信協議,例如PCIe,而FPGA設計工具提供了出色的工具來設計和表徵這些功能。在使用這些SERDES模塊設計時序部分時,設計人員經常遇到障礙,FPGA供應商提供的有限工具可以解決問題。設計人員通常花費10倍的預算工程時間來實現和表徵這些時序電路。典型的問題包括:通道之間的線性不一致,高於可接受的抖動以及難以在每次運行之間進行設計佈線。

當設計人員試圖增加通道數時,需要將其遷移到更大,更昂貴的FPGA。過去,設計人員能夠以更低的成本利用更快,更大的FPGA。然而,最近,FPGA公司的重點一直是提高計算能力,以解決數據中心和人工智能市場。增加更多計算元素增加了成本,給ATE設計人員帶來了最小的好處或負面的影響。此外,服務於ATE市場的舊設備的成本已經開始急劇上升,尤其是對於大型設備。這將使用較大的FPGA的較高通道ATE的成本提高到僅針對FPGA的$50 /通道。

為了以200+ MHz的碼率實現更高性能的ATE,ATE設計人員需要使用定制的或商用的格式和定時發生器IC。然後,他們可以將合理成本的FPGA用於設計的定序器部分。

商業上可用的時序發生器將為較小的ATE公司提供在數字ATE儀器中提升性能階梯的能力。這些芯片旨在與高性能引腳驅動器接口,而無需過度約束的FPGA I / O。

通過購買具有高端性能的定時芯片,這將減少設計,表徵和測試時間,並降低每通道成本,同時提供更高性能的數字ATE規格。時序精度由供應商指定,不需要在系統測試時對這些參數進行廣泛的表徵和生產測試。

商業計時芯片將最終節省ATE公司的開發成本,上市時間以及系統的整體成本,同時提供一條通往更高端性能的途徑。

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