오늘날 자동 테스트 장비 시장 (ATE)

핀 전자 장치 (PE)를위한 전형적인 집적 회로 (IC) 솔루션은 여러 다른 공정 기술을 가진 여러 반도체 회사에 의해 제공되었습니다. 수년에 걸쳐 단일 테스트 대상 장치 (DUT)의 모든 기능을 지원하는 일반적인 칩셋에는 바이폴라, 상보적인 바이폴라, BiCMOS, SiGe BICMOS, CMOS, HV CMOS 및 GaA 및 필드 프로그래밍 가능 게이트가 포함되었습니다. 어레이 (FPGA). 다른 ATE 기능에 사용되는 이러한 각기 다른 기술은 개별적으로 패키지됩니다. 이로 인해 상당한 양의 보드 공간을 차지하는 ATE 솔루션과 상당한 양의 전력 소비 및 비용, 그리고 채널의 열 설계를위한 관련 열 제거를 다루기가 어려워졌습니다. 이로 인해 채널의 보드 크기가 제한되고 병렬로 테스트 할 수있는 장치 수가 제한되어 $ / 장치 테스트 시간에 영향을줍니다. 이것은 비용과 전력 문제이기도합니다. 새로운 고급 CMOS 기술은 ATE의 패러다임 전환을 제공합니다. CMOS는 높은 수준의 통합, 단일 다이에서 많은 수의 채널을 제공하고 전력 및 비용을 낮출 수 있습니다. CMOS에 통합 할 수 있으면 여러 장치를 병렬로 테스트 할 수있어 테스트 시간과 DUT 당 테스트 비용이 줄어 듭니다. 이러한 경향은 새로운 유형의 ATE를 가능하게하는 CMOS 고유의 새로운 프로세스 기능에 의해 시작되었습니다. 더 작은 채널 크기, 더 낮은 비용 및 전력 및 병렬로 테스트 된 여러 DUT는 이전에 CMOS 공정 기술 발전을 활용하지 않은 개념입니다. 오늘날 PXI 인스트루먼트 카드에는 64 개의 고속 디지털 채널을, 일반적인 인스트루먼트 카드에는 192+ 채널을 장착 할 수 있습니다. 이 레벨의 채널 밀도는 최대 32, 64 또는 수백 개의 DUT를 병렬로 테스트 할 수 있습니다.

실리콘 바이폴라 기술은 역사적으로 ATE 핀 전자 집적 회로에 사용되었습니다. 이는 핀에 대한 큰 전압 스윙이 필요하고 구형 바이폴라 기술에서 바이폴라 트랜지스터의 항복 전압이 이러한 요구 사항을 지원할 수 있다는 사실의 결과입니다. 최근에는 실리콘 게르마늄 (SiGe) BiCMOS 기술이 PE에도 고려되고 있습니다. SiGe 기술에는 고장 전압과 장치 FT 사이의 절충을 허용하는 여러 가지 양극성 장치 유형이 있습니다. 또한, SiGe 바이폴라 장치의 이미 터 피처 크기는 핀 전자 장치의 제어를위한 일부 CMOS 지원 회로뿐만 아니라 하나 이상의 PE 채널을 동일한 다이에 통합 할 수 있도록합니다. 이는 0.35 mm에서 0.18 mm까지의 채널 길이를 가진 SiGe BiCMOS 기술에서 CMOS 디바이스를 활용할 수있는 결과입니다.


Mystery : SOC Octal 500MHz Integrated Pin Electronics

현재 양극은 여전히 자동차와 같은 시장을위한 보드 레벨 제품을 지원하는 핀 전자 장치에 대한 고려 사항이지만, 현재와 미래의 SOC를 테스트하기 위해 비용이 많이 드는 고급 ATE를 사용하는 많은 새로운 신흥 대량 시장에 대해 채널당 ($ / 채널)이 새로운 테스트 플랫폼에서 문제가되었으며, CMOS는 여러 가지 이유로 양극성에 대한 경쟁자가되었습니다. ATE 전자 제품의 현재와 미래의 드라이브는 $ / 채널과 ATE의 채널당 물리적 보드 크기를 줄이는 것입니다. 이는 양극성 또는 SiGe BiCMOS와 함께 어려운 제안입니다. 아날로그 혼합 신호 CMOS 기술 노드는 관련 항복 전압과 함께 계속 하향 구동되지만 가변 드레인 장치와 같은 일부 특수 장치를 이러한 기술에 추가하여 높은 항복 전압 (HV)을 갖는 아날로그 혼합 신호 CMOS 장치를 가능하게합니다. 아날로그 혼합 신호 CMOS에 핀 전자 장치를 포함시킬 수 있습니다. 현재 HV 디바이스는> 30V 고장을 지원하며 이는> 50V로 진화합니다. 현재 PE CMOS 솔루션은 180nm에서 65nm로 마이그레이션하고 있으며이 기술 노드 감소로 HV 디바이스 기능이 향상되고 있습니다.   

ATE 지원 전자 장치는 SOC 자체가되고 있으며, 타이밍 생성과 같은 특수 프로세스에서 별도의 패키지 된 장치로 사용되었던 많은 기능의 통합이 이제 높은 수준의 통합으로 CMOS 프로세스에 포함될 수 있습니다. 아날로그 및 디지털 ATE 기능을 단일 SOC에 통합 할 수 있으므로 ATE의 크기와 비용을 줄일 수 있습니다. 또한 모든 신호 처리 및 디지털 캘리브레이션을 온칩에 포함시켜 장치를보다 쉽게 배치 할 수 있습니다. 현재 FPGA에 구현 된 타이밍 생성기 (TG)를 보유한 ATE 고객은 이제 PE를 포함한 맞춤형 SOC에이 기능을 포함시킬 수 있습니다. 이 통합 기회는 PE와 동일한 SOC에서 고객 별 TG IP를 가질 수있는 기능을 제공합니다. TG는 현재 FPGA 솔루션보다 고객에게 더 높은 해상도, 낮은 지터, 더 많은 프로그래밍 기능 및 유연성을 제공합니다. CMOS 노드 스케일링을 이용하면 $ / 채널, 전력 및 보드 공간을 줄일 수 있습니다.      

ATE의 보드 크기 축소를 향한 이러한 추진은 HV CMOS 장치를 사용하여 보드의 기존 개별 장치 인 기능을 대체하는 것을 고려함으로써도 가능합니다. 이 CMOS HV 디바이스에는 다중 게이트가 있으며, 이는 알려진 설계 기술을 통해 큰 전압 스윙을 지원할 수 있습니다. HV 장치는 또한 PE 및 TG와 동일한 SOC에서 PMU (parametric measurement unit) 및 DPS (device power supply)와 같은 ATE 기능을 통합 할 수 있으며 단일 다이에서 많은 채널을 지원합니다. 따라서 아날로그 혼합 신호 CMOS 기술은 과거에 이산 표면 실장 (SMT) 장치와 별도의 패키지 장치를 서로 다른 프로세스 기술로 통합 한 여러 장치 유형의 통합을 통해 채널 크기와 비용을 줄이는 방향으로 나아가고 있습니다. HV CMOS 장치의 주파수 성능이 지속적으로 향상됨에 따라 CMOS는 역사적으로 양극성 인 ATE의 기능에 대한 양극성 및 SiGe 기술을 경쟁하고 대체 할 수있는 더 많은 기회가있을 것입니다. 현재 HV CMOS는 200-400MBps 이상의 핀 전자 장치를 지원할 수 있습니다. 이는 PE 채널 수가 8을 초과하는 아날로그 혼합 신호 CMOS 프로세스 진화로 2-4GBps로 발전 할 것입니다. 채널당 보드 크기는 중요한 고려 사항입니다. HV CMOS와 더 작은 지오메트리 CMOS 장치를 활용하여 통합 할 수있는 모든 기능은이 기술을 활용할 수 있습니다. 이는 이상적으로 값이 큰 커패시터와 CMOS SOC가있는 보드가되므로 보드 크기가 가능한 물리적 한계로 줄어 듭니다.   

채널 밀도 개선 측면에서 아날로그 혼합 신호 CMOS는 채널당 전력 손실이 비슷한 양극성 제품보다 2 배에서 4 배 낮아져 칩당 2 채널에서 칩당 가장 일반적으로 8 채널로 채널 밀도가 증가했습니다. CMOS 기술 노드의 감소는 더 작은 패키징, 더 낮은 전력 소비, 더 높은 수준의 통합 및 더 낮은 비용을 가능하게합니다. 이러한 모든 요소는 CMOS가 바이폴라와 경쟁 할 수없는 CMOS를 제공 할 $ / 채널의 감소에 기여할 것입니다. 또한 현재 CMOS 설계를 개발 비용과 생산 비용을 줄이면서 노드를 낮추도록 이식 할 수 있습니다. 고급 아날로그 혼합 신호 CMOS를 사용하여 ATE 고객을위한 SOC 솔루션을 개발하여 최종 ATE 제품의 $ / 채널 비용을 절감 할 수 있습니다. ATE의 미래는 CMOS 기술 노드가 계속 줄어들면서 더 높은 핀 수와 더 빠른 속도로 SOC를 테스트하는 것입니다. 이러한 과제를 해결하기 위해서는 속도에 맞는 ATE 칩 솔루션이 필요합니다. PE와 지원 ATE 기능이 축소되고 유지되는 것은 당연한 일입니다. 이 추세를 실현하고이 경로를 계속하여 저전력에서 고속 ATE 솔루션을 제공하면서 $ / 채널 및 보드 공간을 줄이면서 고유 한 ATE 솔루션을 제공 할 수있는 기회가 있습니다. 이러한 실현을 기반으로 고유 한 ATE SOC 솔루션을 회사에 제공 할 수 있으며 ATE 마켓 플레이스의 차별자인 솔루션을 제공 할 수 있습니다.